From 8cc31c74129ee8599480ff9fe8462a96ffbfe6bc Mon Sep 17 00:00:00 2001 From: Friedrich Beckmann Date: Wed, 6 Mar 2024 22:45:14 +0100 Subject: first commit with top_simple synthesis --- ReadMe.md | 35 +++++++++++++++++++++++++++++++++++ 1 file changed, 35 insertions(+) create mode 100644 ReadMe.md (limited to 'ReadMe.md') diff --git a/ReadMe.md b/ReadMe.md new file mode 100644 index 0000000..1d0e9cf --- /dev/null +++ b/ReadMe.md @@ -0,0 +1,35 @@ +# Digitaltechnik Labor + +Im Labor Digitaltechnik werden digitale Schaltungen entwickelt und getestet. +In diesem Repository sind VHDL Dateien und die Setupdaten für die Simulation +und die Schaltungssynthese für ein Altera DE1 FPGA Board. + +## UART Schnittstelle + +Das Ziel ist die Entwicklung einer UART Schnittstelle mit der Daten zwischen +dem FPGA Board und einem Rechner ausgetauscht werden können. Auf dem Weg werden + +* Kombinatorische Schaltungen +* Schieberegister +* Zähler +* Automaten + +vorgestellt. Aus diesen Komponenten wird dann die UART aufgebaut. + +## Entwurfsmethodik + +Die Schaltungen werden in der Hardwarebeschreibungssprache VHDL +beschrieben. + +## Entwicklungswerkzeuge + +Für die Realiserung von Prototypen kommen programmierbare Logikbausteine in Form von FPGAs (engl. Field Programmable Gate Arrays) der Fa. Intel (früher: Altera) zum Einsatz. Die dazu notwendigen CAE-Werkzeuge sind im wesentlichen: + +* Editor: VSCodium +* Simulation von VHDL-Modellen: GHDL/GtkWave +* Synthese: Quartus (Fa. Intel) +* Hardware: DE1 Prototypeboard (Fa. Terasic) + +## Messtechnik + +Für die Messung von zeitlichen Signalverläufen an dem FPGA gibt es Oszilloskope. -- cgit v1.2.3