From 1da5f4a88a84c3a6bd134be5ef244d0f3d14aab5 Mon Sep 17 00:00:00 2001
From: Friedrich Beckmann <friedrich.beckmann@tha.de>
Date: Tue, 8 Sep 2026 10:09:59 +0200
Subject: initial version

---
 dt-schnittstellen.tex | 828 ++++++++++++++++++++++++++++++++++++++++++++++++++
 1 file changed, 828 insertions(+)
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(limited to 'dt-schnittstellen.tex')

diff --git a/dt-schnittstellen.tex b/dt-schnittstellen.tex
new file mode 100644
index 0000000..a8634af
--- /dev/null
+++ b/dt-schnittstellen.tex
@@ -0,0 +1,828 @@
+% !TEX root = dt-slides-dt.tex
+
+
+\section{Bussysteme}
+
+\begin{frame}
+\frametitle{Bussysteme}
+\center
+\Huge Bussysteme
+
+\vspace{1cm}
+
+\large Schnittstellen auf dem Chip, auf der Platine und zwischen Geräten
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{Bussystem für Platine und Geräte}
+\center
+\Huge Bussysteme für Platine und Geräte
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{Bussysteme}
+\begin{itemize}
+\item Auf einer Platine (Board Bussystems)
+\begin{itemize}
+ \item SPI - Serial Peripheral Interface Bus
+ \item I2C - Inter-Integrated Circuit Bus
+ \item UART - Universal Asynchronous Receiver Transmitter (TTL)
+\end{itemize}
+\item {Zwischen Platinen (Board to Board)}
+\begin{itemize}
+ \item PCI - Peripheral Component Interconnect
+ \item PCI Express - Serial Implementation of PCI
+\end{itemize}
+\item {Zwischen Geräten}
+\begin{itemize}
+ \item Ethernet
+ \item UART - Universal Asynchronous Receiver Transmitter (RS232)
+ \item USB
+ \item CAN
+\end{itemize}
+\end{itemize}
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{Bussysteme}
+\begin{tabular}{lllllll}
+Abk. & Name & \rotatebox{80}{Anwendung} & \rotatebox{80}{Reichweite/m} & \rotatebox{80}{Übertragungsrate/MBit/s} & Jahr \\\hline
+SPI & Serial Peripheral Interface Bus & Board & 0,2 & 40  & 1987 \\  
+I2C & Inter-Integrated Circuit Bus    & Board & 0,2 & 0,4 & 1982 \\
+UART(TTL) &Universal Asynchr. Receiver Transm.& Board & 0,2 & 0,0576 & 1962 \\
+RS-232 & UART (RS-232) & Gerät & 15 & 0,0576 & 1962 \\
+RS-485 & UART (RS-485) & Gerät & 1200 & 1@100m & 1983 \\
+CAN & Controller Area Network & Gerät & 40 & 1 & 1983 \\
+PCI & Peripheral Component Interconnect & B-B & 0,3 & 1064 & 1992 \\
+PCIe & PCI Express & B-B & 0,3 & 64000 & 2003 \\
+100BASE-TX & Ethernet & Gerät & 100 & 100 & 1995 \\
+1000BASE-T & Gigabit Ethernet & Gerät & 100 & 1000 & 1999 \\
+USB 2.0 & Universal Serial Bus & Gerät & 3 & 480 & 2000
+\end{tabular}
+
+\begin{block}{Parallele vs. Serielle Verbindung}
+Aus der ganzen Liste hat nur der PCI Bus von 1992 eine parallele Datenübertragung mit 32 Bit bei 33 MHz Taktrate. Alle anderen Bussysteme kommen mit weniger als acht Leitungen aus. Bei dem PCI Express Standard (1.0/1.1 von 2003) wird mit einer Taktrate von 2500 MHz  gearbeitet.
+\end{block}
+\end{frame}
+
+
+\begin{frame}[fragile]
+\frametitle{Datenübertragung - Wann kommt ein neues Bit?}
+
+\begin{center}
+\begin{circuitikz}
+%\ctikzset{tripoles/european not symbol=ieee circle}
+\ctikzset{flipflops/scale=0.5}
+\draw(0,0) node[muxdemux,
+muxdemux def={Rh=2, Lh=2, NL=0, NB=0,NR=2, w=2},
+muxdemux label = {R1=TX, R2=GND}] (lc) {};
+\draw (lc.north west) node[anchor=south west] {IC 1};
+
+\draw(2,0) node[muxdemux,
+muxdemux def={Rh=2, Lh=2, NL=2, NB=0,NR=0, w=2},
+muxdemux label = {L1=RX, L2=GND}] (rc) {};
+\draw (rc.north west) node[anchor=south west] {IC 2};
+
+\draw[-latex] (lc.rpin 1) -- (rc.blpin 1);
+\draw (lc.rpin 2) -- (rc.lpin 2);
+\end{circuitikz}
+\end{center}
+
+\begin{block}{Wann kommt ein neues Bit?}
+Angenommen man überträgt Daten zwischen zwei Geräten mit einer Datenleitung. Was hat man dann mit dem folgenden Signalverlauf übertragen?
+\end{block}
+
+\vspace{1cm}
+
+\begin{tikztimingtable}
+data & 10H28L22H\\
+\textcolor{white}{das?} & \\
+\textcolor{white}{oder das?} &  \\
+\textcolor{white}{oder das?} &  \\
+\extracode
+\begin{pgfonlayer}{background}
+\begin{scope}[semitransparent ,semithick]
+%\vertlines[black]{2,4,...,58}
+%\horlines{2,3,...,4}
+\end{scope}
+\end{pgfonlayer}
+\end{tikztimingtable}
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{Datenübertragung - Wann kommt ein neues Bit?}
+\begin{center}
+\begin{circuitikz}
+%\ctikzset{tripoles/european not symbol=ieee circle}
+\ctikzset{flipflops/scale=0.5}
+\draw(0,0) node[muxdemux,
+muxdemux def={Rh=2, Lh=2, NL=0, NB=0,NR=2, w=2},
+muxdemux label = {R1=TX, R2=GND}] (lc) {};
+\draw (lc.north west) node[anchor=south west] {IC 1};
+
+\draw(2,0) node[muxdemux,
+muxdemux def={Rh=2, Lh=2, NL=2, NB=0,NR=0, w=2},
+muxdemux label = {L1=RX, L2=GND}] (rc) {};
+\draw (rc.north west) node[anchor=south west] {IC 2};
+
+\draw[-latex] (lc.rpin 1) -- (rc.blpin 1);
+\draw (lc.rpin 2) -- (rc.lpin 2);
+\end{circuitikz}
+\end{center}
+
+\begin{block}{Wann kommt ein neues Bit?}
+Angenommen man überträgt Daten zwischen zwei Geräten mit einer Datenleitung. Was hat man dann mit dem folgenden Signalverlauf übertragen?
+\end{block}
+
+\vspace{1cm}
+
+\begin{tikztimingtable}
+data & 10H28L22H\\
+das? & 10D{1}28D{0}22D{1} \\
+\textcolor{white}{oder das?} &  \\
+\textcolor{white}{oder das?} &  \\
+\extracode
+\begin{pgfonlayer}{background}
+\begin{scope}[semitransparent ,semithick]
+%\vertlines[black]{2,4,...,58}
+%\horlines{2,3,...,4}
+\end{scope}
+\end{pgfonlayer}
+\end{tikztimingtable}
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{Datenübertragung - Wann kommt ein neues Bit?}
+\begin{center}
+\begin{circuitikz}
+%\ctikzset{tripoles/european not symbol=ieee circle}
+\ctikzset{flipflops/scale=0.5}
+\draw(0,0) node[muxdemux,
+muxdemux def={Rh=2, Lh=2, NL=0, NB=0,NR=2, w=2},
+muxdemux label = {R1=TX, R2=GND}] (lc) {};
+\draw (lc.north west) node[anchor=south west] {IC 1};
+
+\draw(2,0) node[muxdemux,
+muxdemux def={Rh=2, Lh=2, NL=2, NB=0,NR=0, w=2},
+muxdemux label = {L1=RX, L2=GND}] (rc) {};
+\draw (rc.north west) node[anchor=south west] {IC 2};
+
+\draw[-latex] (lc.rpin 1) -- (rc.blpin 1);
+\draw (lc.rpin 2) -- (rc.lpin 2);
+\end{circuitikz}
+\end{center}
+
+\begin{block}{Wann kommt ein neues Bit?}
+Angenommen man überträgt Daten zwischen zwei Geräten mit einer Datenleitung. Was hat man dann mit dem folgenden Signalverlauf übertragen?
+\end{block}
+
+\vspace{1cm}
+
+\begin{tikztimingtable}
+data & 10H28L22H\\
+das? & 10D{1}28D{0}22D{1} \\
+oder das? & 10D{1}14D{0}14D{0}14D{1}8D{1} \\
+\textcolor{white}{oder das?} &  \\
+\extracode
+\begin{pgfonlayer}{background}
+\begin{scope}[semitransparent ,semithick]
+%\vertlines[black]{2,4,...,58}
+%\horlines{2,3,...,4}
+\end{scope}
+\end{pgfonlayer}
+\end{tikztimingtable}
+\end{frame}
+
+
+\begin{frame}[fragile]
+\frametitle{Datenübertragung - Wann kommt ein neues Bit?}
+\begin{center}
+\begin{circuitikz}
+%\ctikzset{tripoles/european not symbol=ieee circle}
+\ctikzset{flipflops/scale=0.5}
+\draw(0,0) node[muxdemux,
+muxdemux def={Rh=2, Lh=2, NL=0, NB=0,NR=2, w=2},
+muxdemux label = {R1=TX, R2=GND}] (lc) {};
+\draw (lc.north west) node[anchor=south west] {IC 1};
+
+\draw(2,0) node[muxdemux,
+muxdemux def={Rh=2, Lh=2, NL=2, NB=0,NR=0, w=2},
+muxdemux label = {L1=RX, L2=GND}] (rc) {};
+\draw (rc.north west) node[anchor=south west] {IC 2};
+
+\draw[-latex] (lc.rpin 1) -- (rc.blpin 1);
+\draw (lc.rpin 2) -- (rc.lpin 2);
+\end{circuitikz}
+\end{center}
+
+\begin{block}{Wann kommt ein neues Bit?}
+Angenommen man überträgt Daten zwischen zwei Geräten mit einer Datenleitung. Was hat man dann mit dem folgenden Signalverlauf übertragen?
+\end{block}
+
+\vspace{1cm}
+
+\begin{tikztimingtable}
+data & 10H28L22H\\
+das? & 10D{1}28D{0}22D{1} \\
+oder das? & 10D{1}14D{0}14D{0}14D{1}8D{1} \\
+oder das? & 10D{1}7D{0}7D{0}7D{0}7D{0}3{7D{1}}D{1} \\
+\extracode
+\begin{pgfonlayer}{background}
+\begin{scope}[semitransparent ,semithick]
+%\vertlines[black]{2,4,...,58}
+%\horlines{2,3,...,4}
+\end{scope}
+\end{pgfonlayer}
+\end{tikztimingtable}
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{Datenübertragung - Plan A: Clockleitung - Synchrone Übertragung}
+\begin{center}
+\begin{circuitikz}
+%\ctikzset{tripoles/european not symbol=ieee circle}
+\ctikzset{flipflops/scale=0.5}
+\draw(0,0) node[muxdemux,
+muxdemux def={Rh=2, Lh=2, NL=0, NB=0,NR=3, w=2},
+muxdemux label = {R1=TX, R2=CLK, R3=GND}] (lc) {};
+\draw (lc.north west) node[anchor=south west] {IC 1};
+
+\draw(2,0) node[muxdemux,
+muxdemux def={Rh=2, Lh=2, NL=3, NB=0,NR=0, w=2},
+muxdemux label = {L1=RX, L2=CLK, L3=GND}] (rc) {};
+\draw (rc.north west) node[anchor=south west] {IC 2};
+
+\draw[-latex] (lc.rpin 1) -- (rc.blpin 1);
+\draw[-latex] (lc.rpin 2) -- (rc.blpin 2);
+\draw (lc.rpin 3) -- (rc.lpin 3);
+\end{circuitikz}
+\end{center}
+\vspace{1 cm}
+
+\begin{block}{Plan A: Zusätzliche Taktleitung}
+Durch eine zusätzliche Taktleitung signalisiert der Sender wann sich die Daten ändern. Der Empfänger kann das Taktsignal zur Übernahme der Daten verwenden. 
+\end{block}
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{Datenübertragung - Plan A: Clockleitung - Synchrone Übertragung}
+
+\begin{block}{Clockleitung - Samplezeitpunkt im Empfänger}
+Mit einer zusätzlichen Clockleitung vom Sender (Transmitter - TX) zum Empfänger (Receiver - RX) kann der Empfänger die Daten zum richtigen Zeitpunkt abtasten (samplen). Ein Nachteil ist die zusätzliche Taktleitung. Systeme mit eigener Taktleitung sind beispielsweise SPI, I2C oder PCI.
+\end{block}
+\vspace{5mm}
+\begin{tikztimingtable}
+data & 10H28L22H\\
+clk  & 3C4{7C7C}C \\
+tx data & 10D{1}14D{0}14D{0}14D{1}8D{1} \\
+rx sample & 3S5{14A} \\
+\extracode
+\begin{pgfonlayer}{background}
+\begin{scope}[semitransparent ,semithick]
+%\vertlines[black]{2,4,...,58}
+%\horlines{2,3,...,4}
+\end{scope}
+\end{pgfonlayer}
+\end{tikztimingtable}
+\vspace{5mm}
+\begin{block}{Clockleitung - Probleme bei höheren Frequenzen}
+Bei höheren Frequenzen machen sich unterschiedliche Verzögerungen auf der Daten- und Taktleitung bemerkbar. Der Abtastzeitung ist dann nicht mehr in der Mitte. Beispielsweise wurde der PCI Bus erst mit 33MHz und später mit 66MHz Taktfrequenz betrieben. Höhere Frequenzen sind dann schwierig. 
+\end{block}
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{Datenübertragung - Plan B: Asynchrone Übertragung }
+
+\begin{block}{Clockrecovery - Änderungen auf der Datenleitung als Indikator für den Takt}
+Wenn man die Datenfrequenz kennt, dann kann man bei jeder Flanke auf der Datenleitung den eigenen Empfänger synchronisieren. Allerdings haben Sender und Empfänger eigene Taktgeneratoren und deshalb stimmen die Frequenzen nicht zu 100 Prozent überein. Beim CAN Bus geht man beispielsweise von 1,58 Prozent Unterschied bei der Taktfrequenz zwischen Sender und Empfänger aus. Im Beispiel hier hat der Empfängertakt eine 14 Prozent kleinere Periodendauer als der Sender. Ohne Synchronisation wird bei der fünften Flanke das vierte Datenbit doppelt abgetastet. Beispiele: UART, CAN, USB, PCIe
+\end{block}
+\begin{tikztimingtable}
+data & 10H28L22H\\
+(tx clk)  & 3C4{7C7C}C \\
+tx data & 10D{1}14D{0}14D{0}14D{1}8D{1} \\
+rx clk (free)  & 3C4{6C6C}C \\
+rx sample (free) & 3S5{12A} \\
+rx clk (syn)  & 3C6C7C6C6C6C10C6C6C3C \\
+rx sample (syn) & 3S13A12A16A12A3A \\
+\extracode
+\begin{pgfonlayer}{background}
+\begin{scope}[semitransparent ,semithick]
+%\vertlines[black]{2,4,...,58}
+%\horlines{2,3,...,4}
+\end{scope}
+\end{pgfonlayer}
+\end{tikztimingtable}
+\begin{block}{Probleme bei langen Folgen ohne Datenänderung}
+Bei langen Datenfolgen ohne Datenänderung kann der Empfänger sich nicht synchronisieren. In diesem Extrembeispiel bekommt man nach vier Bits einen Fehler. Man muss also für Änderungen in den Datenbits sorgen. Im Beispiel hier wurde nur die Phase des Empfängers synchronisiert. Es wurde nicht versucht die Frequenz anzupassen.
+\end{block}
+\end{frame}
+
+
+\begin{frame}[fragile]
+\frametitle{Datenübertragung - Frame Synchronisation }
+
+\begin{block}{Bei welchem Bit fängt ein Datenwort an?}
+Sie haben die Clocksynchronisation geschafft und bekommen einen Datenstrom mit Nullen und Einsen. Der Sender sendet immer  Datenwörter mit acht Bit, z.B. Buchstaben. Wo fängt das Datenwort an? Das ist das Problem der Framesynchronisation.
+\end{block}
+\vspace{5mm}
+\begin{tikztimingtable}
+data & 8H4L4H12L8H4L16H4L\\
+(tx clk)  & 2C14{2C2C}C \\
+tx data & 2{4D{1}}4D{0}4D{1}3{4D{0}}2{4D{1}}4D{0}4{4D{1}}4D{0} \\
+\extracode
+\begin{pgfonlayer}{background}
+\begin{scope}[semitransparent ,semithick]
+%\vertlines[black]{2,4,...,58}
+%\horlines{2,3,...,4}
+\end{scope}
+\end{pgfonlayer}
+\end{tikztimingtable}
+\vspace{5mm}
+\begin{block}{Idee Ethernet: \href{https://de.wikipedia.org/wiki/4B5B-Code}{4B5B Code}}
+Für jeweils 4 Datenbits werden 5 Codebits übertragen. 16 Codes kommen für die normalen Daten also nicht vor. Der Start eines Frames wird durch die Sequenz "11000 10001" angezeigt. Die beiden 5 Bit Wörter 11000 und 10001 kommen für normale Daten nicht vor. Gleichzeitig wird so für Wechsel auf der Datenleitung gesorgt (siehe Clocksync...).  
+\end{block}
+\end{frame}
+
+\subsection{SPI}
+
+\begin{frame}[fragile]
+\frametitle{SPI - Serial Peripheral Interface Bus - Beispiel synchrone Übertragung}
+\includegraphics[width=0.8\textwidth]{schnittstellen/SPI_three_slaves}
+\begin{itemize}
+ \item Clock frequency up to 40 MHz
+  \item Example: LTC2308 12 Bit 500 ksps ADC
+\end{itemize} 
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{SPI - Timing Diagram}
+\includegraphics[width=\textwidth]{schnittstellen/SPI_timing_diagram}
+\begin{itemize}
+\item Not standardized but de facto standard. Introduced by Motorola in the 80's-
+\item Assume CPOL=0, CPHA=0 $\Rightarrow$ Data is latched at the red lines. Data changes at blue lines.
+\item SCK = Clock, SS = ChipSelect, MISO = Master In Slave Out, MOSI = Master Out Slave In = 4 lines
+\end{itemize} 
+\end{frame}
+
+\subsection{UART}
+
+\begin{frame}[fragile]
+\frametitle{Universal Asynchronous Receiver Transmitter - UART - Verbindung}
+
+\begin{center}
+\begin{circuitikz}
+%\ctikzset{tripoles/european not symbol=ieee circle}
+\ctikzset{flipflops/scale=0.5}
+\draw(0,0) node[muxdemux,
+muxdemux def={Rh=2, Lh=2, NL=0, NB=0,NR=3, w=2},
+muxdemux label = {R1=TX, R2=RX, R3=GND}] (lc) {};
+\draw (lc.north west) node[anchor=south west] {IC 1};
+
+\draw(2,0) node[muxdemux,
+muxdemux def={Rh=2, Lh=2, NL=3, NB=0,NR=0, w=2},
+muxdemux label = {L1=RX, L2=TX, L3=GND}] (rc) {};
+\draw (rc.north west) node[anchor=south west] {IC 2};
+
+\draw[-latex] (lc.rpin 1) -- (rc.blpin 1);
+\draw[-latex] (rc.lpin 2) -- (lc.brpin 2);
+\draw (lc.rpin 3) -- (rc.lpin 3);
+\end{circuitikz}
+\end{center}
+\vspace{1 cm}
+\begin{itemize}
+ \item Die UART Verbindung hat für jede Datenrichtung eine eigene Leitung.
+ \item Eine Taktleitung ist nicht vorgesehen.
+ \item Mit der Masseverbindung sind insgesamt drei Leitungen notwendig.
+ \item Bei einer direkten Verbindung auf der Platine oder einer kurzen Verbindung (ca. 50cm) haben die Datenleitungen die üblichen Spannungspegel. Beispielsweise 0V für eine logische 0 und 3,3V für eine logische 1. Das nennt sich TTL Typ aus einer uralten "Transistor-Transistor-Logik".
+ \item Für größere Distanzen ist diese direkte Verbindung nicht geeignet.
+\end{itemize}
+
+\end{frame}
+
+
+\begin{frame}[fragile]
+\frametitle{Universal Asynchronous Receiver Transmitter - UART}
+\begin{center}
+\includegraphics[width=10cm]{schnittstellen/uart-timing}
+\end{center}
+\begin{itemize}
+ \item Im Ruhezustand ist die Leitung auf 1.
+ \item Der Start der Übertragung wird mit dem "Startbit" signalisiert. 
+ \item Das "Startbit" ist einfach eine "0".
+ \item Danach folgen 7-8 Datenbits und evtl. ein Paritybit.
+ \item Danach folgt immer mindestens eine "1" = "Stopbit", damit dann ggf. ein neues "Startbit" gesendet werden kann.
+\end{itemize}
+
+\end{frame}
+
+
+
+\begin{frame}[fragile]
+\frametitle{UART}
+\begin{itemize}
+ \item Die Baudrate (=Bitfrequenz) muss zwischen Sender und Empfänger vereinbart werden. 
+ \item Weiterhin muss vereinbart werden ob 7 oder 8 Datenbits gesendet werden sollen.
+ \item Weiterhin muss vereinbart werden ob ein Paritybit (Prüfbit) gesendet werden soll. Wenn ja, ob "odd" oder "even" Parity verwendet werden soll.
+ \item Es können auch noch ein oder zwei "Stopbits" vereinbart werden.
+ \item Die Abtastzeitpunkte der Datenbits werden durch die fallende Flanke der "Startbits" und die bekannte Bitfrequenz berechnet. 
+ \item Die UART arbeitet üblicherweise mit kleinen Frequenzen im Vergleich zum Systemclock. Deshalb können einfache synchrone Zähler zur Berechnung der Abtastzeitpunkte verwendet werden.
+ \item Die Übertragung von mehr Bits ist wegen des Problems der Clocksynchronisation und aufgrund der unterschiedlichen Frequenzen zwischen Sender und Empfänger nicht vorgesehen.
+\end{itemize} 
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{Universal Asynchronous Receiver Transmitter - RS-232}
+
+\begin{center}
+\includegraphics[width=7cm]{schnittstellen/uart-rs232} 
+\end{center}
+
+\begin{itemize}
+  \item Eine RS-232 Verbindung unterscheidet sich durch die Spannungspegel auf der Leitung. Beispielsweise +7V und -7V. Dafür werden spezielle Treiberbausteine wie z.B. ein MAX232 benötigt, die aus einer 3,3V Versorgung mit einer Ladungspumpe auch negative Spannungen erzeugen können.
+  \item Auf dem FPGA Board gibt es eine solche RS-232 Schnittstelle. Die Stecker für eine solche Schnittstelle sind genormt.
+\end{itemize}
+
+\begin{center}
+\includegraphics[width=10cm]{schnittstellen/uart-max232}
+\end{center}
+\end{frame}
+
+\subsection{I2C}
+
+\begin{frame}[fragile]
+\frametitle{I2C - Inter-Integrated Circuit Bus - Open-Drain Output}
+\begin{minipage}{0.4\textwidth}
+\includegraphics[width=\textwidth]{schnittstellen/I2C}
+\begin{itemize}
+ \item SDA is shared between Master and Slave
+  \item Clock frequency is 100 kHz
+\end{itemize} 
+\end{minipage}
+\hfill
+\begin{minipage}{0.4\textwidth}
+\includegraphics[height=6cm]{schnittstellen/i2c-open-drain}
+\end{minipage}
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{I2C - Inter-Integrated Circuit Bus - Data Transfer}
+\includegraphics[width=\textwidth]{schnittstellen/I2C_data_transfer}
+\end{frame}
+
+
+\begin{frame}[fragile]
+\frametitle{I2C - Data Transfer with address}
+\includegraphics[width=\textwidth]{schnittstellen/i2c-transfer}
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{I2C - Inter-Integrated Circuit Bus - Write and Read}
+\includegraphics[width=\textwidth]{schnittstellen/i2c-write-access}
+
+\includegraphics[width=\textwidth]{schnittstellen/i2c-read-access}
+
+\end{frame}
+
+\subsection{On-Chip: APB, AXI}
+
+\begin{frame}[fragile]
+\frametitle{On-Chip Bussysteme}
+\center
+\Huge On-Chip Bussysteme
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{Intel Cyclone V SE - HPS - FPGA}
+\includegraphics[width=\textheight]{schnittstellen/cyclonev-hps-fpga}
+
+\tiny Source: Cyclone V Hard Processor System - Technical Reference Manual cv\_5v4, 2018\\
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{Intel Cyclone V SE - HPS - ARM Cortex A9 Processor System}
+\includegraphics[height=0.9\textheight]{schnittstellen/cyclonev-hps-overview}
+
+\tiny Source: Cyclone V Hard Processor System - Technical Reference Manual cv\_5v4, 2018\\
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{ARM Cortex A9 Processor Subsystem}
+\includegraphics[height=0.93\textheight]{schnittstellen/cortex-a9}
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{Intel Cyclone V Chip Floorplan}
+\includegraphics[width=\textwidth]{schnittstellen/CycloneVChipPlanner.jpg}
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{On-Chip Bussysteme}
+
+\begin{block}{Anbindung von Peripherals an Prozessor}
+Die On-Chip Busse werden zur Anbindung von Peripherals wie z.B. einem Timer an Prozessoren eingesetzt. Die übliche Sicht ist das Schreiben und Lesen von Registern, die an einer bestimmten Adresse liegen. Um es einfach zu halten haben die Register die gleiche Breite wie die Datenbreite des Busses.
+\end{block}
+
+\begin{block}{On-Chip: Synchrone, parallele Busse mit 32/64/128 Bit}
+Auf dem Chip sind Leitungen nicht so ein großes Problem wie auf der Platine. Auf dem Chip werden deshalb synchrone, parallele Busse mit bis zu 128 Bit pro Transaktion eingesetzt.
+\end{block}
+
+\begin{block}{On-Chip Bus Standards}
+Ein großer Anbieter von Soft- und Hardcore Prozessoren ist ARM. Von ARM sind die AMBA APB und AXI Busse. Im Open Source Bereich ist der Wishbonebus weit verbreitet.
+\end{block}
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{AMBA APB Bus}
+
+\begin{block}{AMBA APB Bus}
+Zitat: The APB Protocol is a low-cost interface, optimized for minimal power consumption and reduced interface complexity. The APB interface is not pipelined and is a simple, synchronous protocol. Every transfer takes at least two cycles to complete.
+\end{block}
+
+\begin{center}
+\begin{circuitikz}
+\draw(0,0) node[muxdemux,
+muxdemux def={Rh=4, Lh=4, NL=0, NB=0,NR=7, w=4},
+muxdemux label = {R1=PCLK\_O, R2=PADDR\_O[A..0], R3=PWRITE\_O, R4=PSEL\_O, R5=PENABLE\_O, R6=PRDATA\_I[31..0], R7=PREADY\_I}] (lc) {};
+\draw (lc.north west) node[anchor=south west] {Master};
+
+\draw(4,0) node[muxdemux,
+muxdemux def={Rh=4, Lh=4, NL=7, NB=0,NR=0, w=4},
+muxdemux label = {L1=PCLK\_I, L2=PADDR\_I[A..0], L3=PWRITE\_I, L4=PSEL\_I, L5=PENABLE\_I, L6=PRDATA\_O[31..0], L7=PREADY\_O}] (rc) {};
+\draw (rc.north west) node[anchor=south west] {Slave};
+
+\draw[-latex] (lc.rpin 1) -- (rc.blpin 1);
+\draw[-latex] (lc.rpin 2) -- (rc.blpin 2);
+\draw[-latex] (lc.rpin 3) -- (rc.blpin 3);
+\draw[-latex] (lc.rpin 4) -- (rc.blpin 4);
+\draw[-latex] (lc.rpin 5) -- (rc.blpin 5);
+\draw[-latex] (rc.lpin 6) -- (lc.brpin 6);
+\draw[-latex] (rc.lpin 7) -- (lc.brpin 7);
+
+\end{circuitikz}
+\end{center}
+
+\tiny Source: ARM: AMBA APB Protocol Specification, 2023\\
+
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{AMBA APB Read Transaction}
+
+\begin{center}
+\includegraphics[height=35mm]{schnittstellen/apb-read-no-wait}
+
+APB Read Transaction ohne wait
+
+\vspace{5mm}
+
+\includegraphics[height=35mm]{schnittstellen/apb-read-wait}
+
+APB Read Transaction mit wait
+\end{center}
+
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{AMBA APB Write Transaction}
+
+\begin{center}
+\includegraphics[height=35mm]{schnittstellen/apb-write-no-wait}
+
+APB Write Transaction ohne wait
+
+\vspace{5mm}
+
+\includegraphics[height=35mm]{schnittstellen/apb-write-wait}
+
+APB Write Transaction mit wait
+\end{center}
+
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{AMBA AXI Bus}
+
+\begin{block}{AMBA AXI Bus}
+Zitat: The key features are
+\begin{itemize}
+\item Separate address/control and data phases
+\item Separate write and read data channels that can provide low-cost Direct Memory Access (DMA)
+\item Support for issueing multiple outstanding addresses
+\item Permits easy addition of register stages to provide timing closure
+\item Suitable for memory controllers with high initial access latency
+\item Suitable for high-bandwidth and low-latency designs
+\end{itemize}
+\end{block}
+
+\begin{center}
+\begin{circuitikz}
+\draw(0,0) node[muxdemux,
+muxdemux def={Rh=5, Lh=5, NL=0, NB=0,NR=12, w=4},
+muxdemux label = {R1=AWVALID\_O,
+R2=AWREADY\_I,
+R3=AWADDR\_O[A..0],
+R4=WVALID\_O,
+R5=WREADY\_I,
+R6=WDATA\_O[31..0],
+R7=ARVALID\_O,
+R8=ARREADY\_I,
+R9=ARADDR\_O[A..0],
+R10=RVALID\_I,
+R11=RREADY\_O,
+R12=RDATA\_I[31..0]
+}] (lc) {};
+\draw (lc.north west) node[anchor=south west] {Master};
+
+\draw(4,0) node[muxdemux,
+muxdemux def={Rh=5, Lh=5, NL=12, NB=0,NR=0, w=4},
+muxdemux label = {L1=AWVALID\_I,
+L2=AWREADY\_O,
+L3=AWADDR\_I[A..0],
+L4=WVALID\_I,
+L5=WREADY\_O,
+L6=WDATA\_I[31..0],
+L7=ARVALID\_I,
+L8=ARREADY\_O,
+L9=ARADDR\_I[A..0],
+L10=RVALID\_O,
+L11=RREADY\_I,
+L12=RDATA\_O[31..0]
+}] (rc) {};
+\draw (rc.north west) node[anchor=south west] {Slave};
+
+\draw[-latex] (lc.rpin 1) -- (rc.blpin 1);
+\draw[-latex] (rc.lpin 2) -- (lc.brpin 2);
+\draw[-latex] (lc.rpin 3) -- (rc.blpin 3);
+\draw[-latex] (lc.rpin 4) -- (rc.blpin 4);
+\draw[-latex] (rc.lpin 5) -- (lc.brpin 5);
+\draw[-latex] (lc.rpin 6) -- (rc.blpin 6);
+\draw[-latex] (lc.rpin 7) -- (rc.blpin 7);
+\draw[-latex] (rc.lpin 8) -- (lc.brpin 8);
+\draw[-latex] (lc.rpin 9) -- (rc.blpin 9);
+\draw[-latex] (rc.lpin 10) -- (lc.brpin 10);
+\draw[-latex] (lc.rpin 11) -- (rc.blpin 11);
+\draw[-latex] (rc.lpin 12) -- (lc.brpin 12);
+
+
+\end{circuitikz}
+\end{center}
+
+\tiny Source: ARM: AMBA AXI Protocol Specification, 2023\\
+
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{AXI Manager und Subordinate}
+
+\begin{center}
+
+\includegraphics[height=35mm]{schnittstellen/axi-interconnect}
+
+AXI Manager und Subordinates
+\end{center}
+
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{AXI Channels}
+
+\begin{center}
+\includegraphics[height=35mm]{schnittstellen/axi-write-channels}
+
+AXI Write Channels
+
+\vspace{5mm}
+
+\includegraphics[height=35mm]{schnittstellen/axi-read-channels}
+
+AXI Read Channels
+\end{center}
+
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{AXI Channel Handshake}
+
+\begin{columns}
+\begin{column}{0.5\textwidth}
+\begin{center}
+
+\includegraphics[height=30mm]{schnittstellen/axi-valid-before-ready}
+
+AXI Valid Before Ready
+
+\vspace{1cm}
+
+\includegraphics[height=30mm]{schnittstellen/axi-ready-before-valid}
+
+AXI Ready Before Valid
+\end{center}
+\end{column}
+\begin{column}{0.5\textwidth}
+\begin{itemize}
+\item Man darf nicht auf die READY Leitung warten, bevor man VALID aktiviert
+\item Wenn VALID aktiviert wird, dann muss VALID solange aktiv bleiben, bis ein READY die Transaktion beendet
+\item Wenn VALID aktiviert wird, dann muss man die Informationen zeitgleich ausgeben
+\item Man darf auf VALID warten, bevor man READY aktiviert
+\item Man darf READY ohne VALID aktivieren und wieder zurücknehmen
+\item VALID, READY und die Informationen müssen aus Registern kommen
+\end{itemize}
+\end{column}
+\end{columns}
+
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{AXI Channel Handshake}
+
+\begin{columns}
+\begin{column}{0.5\textwidth}
+\begin{center}
+
+\includegraphics[height=30mm]{schnittstellen/axi-valid-ready-same}
+
+AXI Valid und Ready sind gleichzeitig aktiv
+
+\end{center}
+\end{column}
+\begin{column}{0.5\textwidth}
+\begin{itemize}
+\item Es kann sein, dass beide Teilnehmer VALID und READY im gleichen Takt aktivieren
+\item Man darf aber nicht kombinatorisch auf das VALID reagieren
+\end{itemize}
+\end{column}
+\end{columns}
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{AXI Read Transaction - Channel Relations}
+\begin{center}
+\includegraphics[height=30mm]{schnittstellen/axi-read-channel-relation}
+
+AXI Channel Relations for Read Transaction
+\end{center}
+\vspace{1 cm}
+\begin{itemize}
+\item Bei einer Lesetransaktion darf das RVALID erst signalisiert werden, wenn vorher ARVALID und ARREADY da waren.
+\item Man muss also erst die Adresse haben, bevor man Lesedaten zurücksendet.
+\end{itemize}
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{Valid und Ready als Handshake für Dataflow Architektur}
+
+\begin{block}{Dataflow Control}
+Idee: Verarbeitungsblöcke signalisieren, wenn sie Daten haben (valid) und wenn sie Daten nicht annehmen können (ready). Damit läuft die Steuerung mit den Daten mit. Das ist "Dataflow Control" im Gegensatz zu einem Konzept mit einem zentralen Steuerautomaten.
+\end{block}
+
+\begin{center}
+\begin{circuitikz}
+\draw(0,0) node[muxdemux,
+muxdemux def={Rh=4, Lh=4, NL=0, NB=0,NR=3, w=4},
+muxdemux label = {R1=VALID\_O,
+R2=READY\_I,
+R3=DATA\_O[D..0]
+}] (lc) {};
+\draw (lc.north west) node[anchor=south west] {B1};
+
+\draw(4,0) node[muxdemux,
+muxdemux def={Rh=4, Lh=4, NL=3, NB=0,NR=3, w=5},
+muxdemux label = {L1=VALID\_I,
+L2=READY\_O,
+L3=DATA\_I[D..0],
+R1=VALID\_O,
+R2=READY\_I,
+R3=DATA\_O[D..0]
+}] (mc) {};
+\draw (mc.north west) node[anchor=south west] {B2};
+
+\draw(8,0) node[muxdemux,
+muxdemux def={Rh=4, Lh=4, NL=3, NB=0,NR=0, w=4},
+muxdemux label = {L1=VALID\_I,
+L2=READY\_O,
+L3=DATA\_I[D..0]
+}] (rc) {};
+\draw (rc.north west) node[anchor=south west] {B3};
+
+\draw[-latex] (lc.rpin 1) -- (mc.blpin 1);
+\draw[-latex] (mc.lpin 2) -- (lc.brpin 2);
+\draw[-latex] (lc.rpin 3) -- (mc.blpin 3);
+
+\draw[-latex] (mc.rpin 1) -- (rc.blpin 1);
+\draw[-latex] (rc.lpin 2) -- (mc.brpin 2);
+\draw[-latex] (mc.rpin 3) -- (rc.blpin 3);
+\end{circuitikz}
+\end{center}
+\end{frame}
+
+
+
+
+
+
+
+
+
+
+
+
-- 
cgit v1.2.3

