\Aufgabe{CPU Anbindung Speicher}

Der Speicher und die CPU sind über den Speicherbus miteinander verbunden. Benennen sie die Elemente des Speicherbusses und erläutern sie die Funktion der Elemente.

\loesungsbox{17cm}{
\subsection*{1. Adressbus (Address Bus)}
\begin{itemize}
    \item \textbf{Aufbau:} Eine Reihe paralleler, unidirektionaler Leitungen.
    \item \textbf{Funktion:} Die CPU verwendet den Adressbus, um die \textbf{spezifische Speicheradresse} zu übermitteln, auf die sie zugreifen möchte (Lesen oder Schreiben). Jede Speicherzelle oder jedes Speicherregister hat eine eindeutige Adresse, die die CPU auf diesen Bus legt, um den genauen Speicherort zu identifizieren. Die Anzahl der Leitungen des Adressbusses bestimmt die maximale Größe des adressierbaren Speichers ($2^{\text{Anzahl der Leitungen}}$).
\end{itemize}

\subsection*{2. Datenbus (Data Bus)}
\begin{itemize}
    \item \textbf{Aufbau:} Eine Reihe paralleler, bidirektionaler Leitungen.
    \item \textbf{Funktion:} Über den Datenbus werden die \textbf{tatsächlichen Daten} zwischen der CPU und dem Speicher ausgetauscht. Wenn die CPU Daten vom Speicher liest, werden diese über den Datenbus gesendet. Wenn die CPU Daten in den Speicher schreibt, werden die Daten von der CPU über den Datenbus an den Speicher gesendet. Die Breite des Datenbusses (z.B. 32 Bit, 64 Bit) bestimmt, wie viele Datenbits pro Übertragungszyklus gleichzeitig übertragen werden können, was direkt die Übertragungsgeschwindigkeit (Bandbreite) beeinflusst.
\end{itemize}

\subsection*{3. Steuerbus (Control Bus)}
\begin{itemize}
    \item \textbf{Aufbau:} Eine Sammlung von einzelnen Steuerleitungen.
    \item \textbf{Funktion:} Der Steuerbus ist für die \textbf{Koordination und Steuerung} aller Operationen zwischen CPU und Speicher verantwortlich. Er überträgt verschiedene Steuersignale, die den Typ des aktuellen Zugriffs und den Zeitpunkt der Operationen festlegen. Beispiele für Signale auf dem Steuerbus sind:
    \begin{itemize}
        \item \textbf{Read/Write (R/W):} Signalisiert, ob die CPU Daten vom Speicher lesen oder in den Speicher schreiben möchte.
        \item \textbf{Memory Request (MREQ):} Zeigt an, dass ein Speicherzugriff angefordert wird.
        \item \textbf{Clock (CLK):} Ein Taktsignal, das alle Operationen im System synchronisiert und den Takt vorgibt.
        \item \textbf{Ready:} Ein Signal vom Speicher an die CPU, das anzeigt, dass der Speicher bereit für den Datenaustausch ist.
        \item \textbf{Bus Grant/Request:} Signale für die Busarbitrierung, falls mehrere Geräte (wie die CPU und ein DMA-Controller) gleichzeitig auf den Speicherbus zugreifen wollen.
    \end{itemize}
\end{itemize}

\textbf{Antwort KI generiert mit Gemini 2.5 Flash, 28.6.2025}
}

