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diff --git a/dt-cpu-cache.tex b/dt-cpu-cache.tex
new file mode 100644
index 0000000..7ca0d65
--- /dev/null
+++ b/dt-cpu-cache.tex
@@ -0,0 +1,277 @@
+% !TEX root = dt-slides-cpu.tex
+
+\section{Cache}
+
+\begin{frame}
+\frametitle{CPU Cache}
+\begin{center}
+\Huge CPU Cache / Speicherhierarchie
+\end{center}
+\end{frame}
+
+\begin{frame}
+\frametitle{Eigenschaften von Speichertechnologien}
+%\begin{center}
+\includegraphics[width=0.7\textwidth]{cpu-cache/ram-speed}
+\includegraphics[width=0.7\textwidth]{cpu-cache/dram-history}
+
+\tiny{source: Patterson und Hennessy, Rechnerorganisation und Rechnerentwurf, 2014}
+%\end{center}
+\end{frame}
+
+\begin{frame}[fragile]
+\frametitle{CPU Cache - Zugriffsmuster auf Speicher bei Prozessoren - Lokalität}
+%\begin{center}
+\begin{block}{Temporale Lokalität}
+Nach einem Zugriff auf eine Datenposition erfolgt mit hoher Wahrscheinlichkeit
+bald wieder ein Zugriff auf dieselbe Position.
+\end{block}
+\begin{block}{Räumliche Lokalität}
+Nach einem Zugriff auf eine Datenposition erfolgt mit hoher Wahrscheinlichkeit bald ein Zugriff auf benachbarte Adressen.
+\end{block}
+
+\begin{lstlisting}
+fn main {} {
+  let mut xs = vec![1980, 2017, 2019];
+  for i in 0..2 {
+    println!("x ist {}", xs[i]);
+  }
+}
+\end{lstlisting}
+
+\vspace{4cm}
+
+\tiny{source: Patterson und Hennessy, Rechnerorganisation und Rechnerentwurf, 2014}
+%\end{center}
+\end{frame}
+
+\begin{frame}
+\frametitle{CPU Cache - Speicherhierarchie}
+%\begin{center}
+\includegraphics[width=0.9\textwidth]{cpu-cache/cache-hierarchie}
+
+\tiny{source: Patterson und Hennessy, Rechnerorganisation und Rechnerentwurf, 2014}
+%\end{center}
+\end{frame}
+
+\begin{frame}
+\frametitle{CPU Cache - Datentransfer}
+%\begin{center}
+\includegraphics[width=0.9\textwidth]{cpu-cache/cache-transfer}
+
+\tiny{source: Patterson und Hennessy, Rechnerorganisation und Rechnerentwurf, 2014}
+%\end{center}
+\end{frame}
+
+\begin{frame}
+\frametitle{CPU Cache - Speicherhierarchie}
+%\begin{center}
+\includegraphics[width=0.9\textwidth]{cpu-cache/cache-pyramide}
+
+\tiny{source: Patterson und Hennessy, Rechnerorganisation und Rechnerentwurf, 2014}
+%\end{center}
+\end{frame}
+
+\begin{frame}
+\frametitle{CPU Cache - Speicherzugriff}
+%\begin{center}
+\includegraphics[width=0.9\textwidth]{cpu-cache/cache-zugriff}
+\begin{itemize}
+\item Woher ist bekannt welche Datenwörter im Cache sind?
+\item An welche Stelle soll ich das neue Datenwort speichern?
+\end{itemize}
+\tiny{source: Patterson und Hennessy, Rechnerorganisation und Rechnerentwurf, 2014}
+%\end{center}
+\end{frame}
+
+\begin{frame}
+\frametitle{CPU Cache - Direct Abgebildet}
+%\begin{center}
+\includegraphics[width=0.8\textwidth]{cpu-cache/cache-direct}
+
+\tiny{source: Patterson und Hennessy, Rechnerorganisation und Rechnerentwurf, 2014}
+%\end{center}
+\end{frame}
+
+\begin{frame}
+\frametitle{CPU Cache - Beispiel Zugriff}
+%\begin{center}
+\includegraphics[width=0.9\textwidth]{cpu-cache/cache-access-example}
+
+\tiny{source: Patterson und Hennessy, Rechnerorganisation und Rechnerentwurf, 2014}
+%\end{center}
+\end{frame}
+
+\begin{frame}
+\frametitle{CPU Cache - Beispiel Zugriff}
+%\begin{center}
+\includegraphics[width=0.9\textwidth]{cpu-cache/cache-access-example}
+\includegraphics[width=0.9\textwidth]{cpu-cache/cache-example-a}
+\tiny{source: Patterson und Hennessy, Rechnerorganisation und Rechnerentwurf, 2014}
+%\end{center}
+\end{frame}
+
+\begin{frame}
+\frametitle{CPU Cache - Beispiel Zugriff}
+%\begin{center}
+\includegraphics[width=0.9\textwidth]{cpu-cache/cache-access-example}
+\includegraphics[width=0.9\textwidth]{cpu-cache/cache-example-c}
+\tiny{source: Patterson und Hennessy, Rechnerorganisation und Rechnerentwurf, 2014}
+%\end{center}
+\end{frame}
+
+\begin{frame}
+\frametitle{CPU Cache - Beispiel Zugriff}
+%\begin{center}
+\includegraphics[width=0.9\textwidth]{cpu-cache/cache-access-example}
+\includegraphics[width=0.9\textwidth]{cpu-cache/cache-example-e}
+\tiny{source: Patterson und Hennessy, Rechnerorganisation und Rechnerentwurf, 2014}
+%\end{center}
+\end{frame}
+
+\begin{frame}
+\frametitle{CPU Cache - 32 Bit Direkt}
+%\begin{center}
+\includegraphics[width=0.7\textwidth]{cpu-cache/cache-32bit-direct}
+
+\tiny{source: Patterson und Hennessy, Rechnerorganisation und Rechnerentwurf, 2014}
+%\end{center}
+\end{frame}
+
+\begin{frame}
+\frametitle{CPU Cache - Fehlzugriffsrate}
+%\begin{center}
+\includegraphics[width=0.9\textwidth]{cpu-cache/cache-fehlzugriffsrate}
+
+\tiny{source: Patterson und Hennessy, Rechnerorganisation und Rechnerentwurf, 2014}
+%\end{center}
+\end{frame}
+
+\begin{frame}
+\frametitle{CPU Cache - Beispiel Fastmath Prozessor - Direkt, Blockgröße 64 Byte }
+%\begin{center}
+\includegraphics[width=0.9\textwidth]{cpu-cache/cache-fastmath}
+
+\tiny{source: Patterson und Hennessy, Rechnerorganisation und Rechnerentwurf, 2014}
+%\end{center}
+\end{frame}
+
+\begin{frame}
+\frametitle{CPU Cache - Beispiel Fastmath Prozessor - Zugriffsfehlerrate}
+%\begin{center}
+\includegraphics[width=0.9\textwidth]{cpu-cache/cache-fastmath-errorrate}
+
+\tiny{source: Patterson und Hennessy, Rechnerorganisation und Rechnerentwurf, 2014}
+%\end{center}
+\end{frame}
+
+\begin{frame}
+\frametitle{CPU Cache - Effekt von Cachemisses (Fehlzugriffen) auf die Ausführungszeit}
+%\begin{center}
+\begin{itemize}
+\item Nehmen Sie an, dass eine CPU zwei Taktzyklen benötigt für die Ausführung eines Befehls benötigt, wenn sowohl Daten als auch Befehle im Cache vorhanden sind (0 Prozent Cache Miss Rate).
+\item Nehmen Sie an, dass es bei einem Fehlzugriff sowohl für Daten als auch bei Befehlen 100 Taktzyklen länger dauert. 
+\item Nehmen Sie an, dass es bei 2 Prozent aller Zugriffe auf den Befehlscache zu einem Fehlzugriff kommt.
+\item Nehmen Sie an, dass es bei 4 Prozent aller Zugriffe auf den Datencache zu einem Fehlzugriff kommt.
+\item Nehmen Sie an, dass 36 Prozent aller Befehle load oder store Befehle sind, die zu einem Zugriff auf den Datenspeicher führen.
+\item Vergleichen Sie die Ausführungsdauer mit realen Cachezugriffsfehler mit einem perfekten Cache. (Lsg: Faktor 2,72 langsamer).
+\item Siehe: \url{https://youtu.be/QBu2Ae8-8LM?t=800}
+\end{itemize}
+\vspace{4cm}
+
+\tiny{source: Patterson und Hennessy, Rechnerorganisation und Rechnerentwurf, 2014}
+%\end{center}
+\end{frame}
+
+\begin{frame}
+\frametitle{CPU Cache - Assoziativität - direkt - satzassoziativ - vollassoziativ}
+%\begin{center}
+\includegraphics[width=0.9\textwidth]{cpu-cache/cache-assoziativ}
+
+\tiny{source: Patterson und Hennessy, Rechnerorganisation und Rechnerentwurf, 2014}
+%\end{center}
+\end{frame}
+
+\begin{frame}
+\frametitle{CPU Cache - Assoziativität - Fehlerrate}
+%\begin{center}
+\includegraphics[width=0.9\textwidth]{cpu-cache/cache-assoziativ-fehler}
+
+\tiny{source: Patterson und Hennessy, Rechnerorganisation und Rechnerentwurf, 2014}
+%\end{center}
+\end{frame}
+
+\begin{frame}
+\frametitle{CPU Cache - Aufbau 4fach satzassoziativ}
+%\begin{center}
+\includegraphics[width=0.6\textwidth]{cpu-cache/cache-satz4}
+
+\tiny{source: Patterson und Hennessy, Rechnerorganisation und Rechnerentwurf, 2014}
+%\end{center}
+\end{frame}
+
+\begin{frame}
+\frametitle{CPU Cache - Speicherzugriffsmuster und Ausführungszeit - Sortieralgorithmen}
+%\begin{center}
+\includegraphics[width=0.48\textwidth]{cpu-cache/sort-befehle}
+\includegraphics[width=0.48\textwidth]{cpu-cache/sort-taktzyklen}
+
+\includegraphics[width=0.48\textwidth]{cpu-cache/sort-fehlzugriffe}
+\includegraphics[width=0.48\textwidth]{cpu-cache/sort-erklaerung}
+
+
+\tiny{source: Patterson und Hennessy, Rechnerorganisation und Rechnerentwurf, 2014}
+%\end{center}
+\end{frame}
+
+\begin{frame}
+\frametitle{CPU Cache - AMD Zen Architektur}
+%\begin{center}
+\includegraphics[width=0.9\textwidth]{cpu-cache/amd-zen-architecture}
+
+\tiny{source: Wikipedia, \url{https://en.wikipedia.org/wiki/Zen_(microarchitecture)}}
+%\end{center}
+\end{frame}
+
+\begin{frame}
+\frametitle{Virtueller Speicher}
+\begin{center}
+\Huge Virtueller Speicher
+\end{center}
+\end{frame}
+
+\begin{frame}
+\frametitle{Virtueller Speicher}
+%\begin{center}
+\includegraphics[width=0.8\textwidth]{cpu-cache/virt-konzept}
+
+\tiny{source: Patterson und Hennessy, Rechnerorganisation und Rechnerentwurf, 2014}
+%\end{center}
+\end{frame}
+
+\begin{frame}
+\frametitle{Virtueller Speicher}
+%\begin{center}
+\includegraphics[width=0.8\textwidth]{cpu-cache/virt-offset}
+
+\tiny{source: Patterson und Hennessy, Rechnerorganisation und Rechnerentwurf, 2014}
+%\end{center}
+\end{frame}
+
+\begin{frame}
+\frametitle{Virtueller Speicher - Seitentabelle}
+%\begin{center}
+\includegraphics[width=0.8\textwidth]{cpu-cache/virt-seitentabelle}
+
+\tiny{source: Patterson und Hennessy, Rechnerorganisation und Rechnerentwurf, 2014}
+%\end{center}
+\end{frame}
+
+\begin{frame}
+\frametitle{Virtueller Speicher - Translation Lookaside Buffer (TLB)}
+%\begin{center}
+\includegraphics[width=0.9\textwidth]{cpu-cache/virt-tlb}
+
+\tiny{source: Patterson und Hennessy, Rechnerorganisation und Rechnerentwurf, 2014}
+%\end{center}
+\end{frame}